低功耗设计方法学——篇Ⅰ( 二 ) _泄漏电流

降低VDD的问题在于，它往往会降低IDS，即晶体管的导通或驱动电流，从而导致速度变慢。如果我们忽略速度饱和和90nm以下发生的一些其他细微影响，的IDS可以近似为：
其中μ是载流子迁移率，Cox是栅极电容，VT是阈值电压，VGS是栅极-源极电压。由此可见，为了保持良好的性能，我们需要在降低VDD（以及VGS）的同时降低VT 。然而，降低阈值电压（VT）会导致亚阈值泄漏电流（ISUB）呈指数级增加。
因此存在冲突。为了降低动态功率，我们降低了VDD；为了保持性能，我们降低了VT；但结果是我们增加了漏电流。到目前为止，这是一个合理的过程，因为泄漏电流产生的静态功率远低于动态功率。但随着90nm技术的发展，我们已经到了静态功率和动态功率一样大的问题的地步，我们需要更仔细地审视这一冲突。
静态功耗
CMOS栅极中有四个主要的漏电流源
?亚阈值泄漏（ISUB）：从漏极流向
在弱反转区域中操作的晶体管的源极电流。
?栅极泄漏（IGATE）：由于栅极氧化物隧穿和热载流子注入，直接从栅极通过氧化物流到衬底的电流。
?栅极感应漏极泄漏（IGIDL）：由高VDG引起的漏极中的高场效应引起的从漏极流向衬底的电流。
?反向偏置结泄漏（IREV）：由少数载流子漂移和耗尽区中电子/空穴对的产生引起。
当CMOS门未完全关闭时，会发生亚阈值泄漏。近似而言，其值：
其中W和L是晶体管的尺寸，Vth是热电压kT/q（室温下为25.9mV）。参数n是器件制造工艺的函数，并且在1.0到2.5的范围内。
这个方程告诉我们，亚阈值泄漏以指数形式取决于VGS和VT之间的差异。因此，当我们缩小VDD和VT（以限制动态功率）时，泄漏功率以指数形式恶化。
栅极泄漏是通过栅极氧化物的隧穿电流的结果。栅极氧化物厚度（TOX）在90nm栅极中只有几个原子厚，这是如此之薄以至于隧穿电流可以变得很大。在以前的技术节点中，漏电流主要由亚阈值泄漏控制。但从90nm开始，栅极泄漏可能是亚阈值泄漏的近1/3 。在65nm中，在某些情况下，它可以等于亚阈值泄漏。在未来的节点上，将需要高k电介质材料来控制栅极泄漏。这似乎是减少栅极泄漏的唯一有效方法。
亚阈值泄漏电流随温度呈指数级增加。这使得设计低功率系统的问题变得非常复杂。即使在室温下的泄漏是可以接受的，在最坏的情况下，它也可能超过芯片的设计目标。
有几种方法可以最大限度地减少泄漏电流。
一种技术被称为多VT：在性能目标允许的地方使用高VT单元，在必要的地方使用低VT单元以满足时间要求。
第二种技术是在逻辑块不活动时关闭其电源。这种方法被称为功率门控。
这两种方法将在后面的章节中进行更详细的讨论。不过，就目前而言，我们提到了其他三种技术：
晶体管
可变阈值CMOS（）是另一种非常有效的降低待机泄漏功率的方法。通过向衬底施加反向偏置电压，可以降低项（VGS-VT）的值，从而有效地增加VT 。这种方法可以将备用泄漏减少多达三个数量级。然而，增加了库的复杂性
需要两个额外的电力网络来分别控制施加到阱的电压。不幸的是，反向体偏置的有效性已被证明随着缩放技术的发展而降低[2] 。
叠加效应
当堆叠中的一个以上晶体管被关断时，堆叠效应或自反向偏置可以帮助减少亚阈值泄漏。这主要是因为少量的亚阈值泄漏会导致堆叠晶体管之间的中间节点从电源/接地轨浮起。降低的体源极电势导致略微负的栅极-源极-漏极电压。因此，它减少了项（VGS-VT）的值，有效地增加了VT并减少了亚阈值泄漏。两个晶体管堆叠的泄漏已被证明比单个晶体管的泄漏小一个数量级[3] 。这种叠加效应使得逻辑门的泄漏高度依赖于其输入。对于任何多输入电路，都存在最小泄漏状态；理论上，这种状态正好在停止时钟之前应用，以最大限度地减少泄漏。在实践中，在大多数设计中应用这种状态是不可行的。